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次は問題のLatencyである。まずForward(グラフ17)であるが、やはりMemory AccessがC-Steppingの20cyclesからD-Steppingでは19cycles弱まで、1cycle強ではあるが削減しているのが大きなポイントとなる。逆にL2→L3やL3→MemoryではLatencyがややなだらかに変化しているあたりも目に付くところで、このあたりも若干手が入ったのは間違いなさそうだ。この傾向はBackward(グラフ18)でも全く同じである。
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ただ、完全なRandom Access(グラフ19)となってしまうと、これはDRAMアクセスのLatencyが大きすぎて、多少の差など完全に見えなくなってしまうのはまぁ仕方ないところだ。またPseudo Randomでも殆ど両Steppingの差は見られない。
これらのデータから考えると、
・D-Steppingでは、L3キャッシュ及びMemory Controllerに小変更が施された
・これにより、特にSequential Accessでは若干のLatency削減が施された
・また若干のチューニングにより、Access時のProfileが多少変わった
といったところか。まぁ普通に考えれば、Stepping変更は基本的には論理合成以降(配線層の作成し直しとか配置のやり直しなど)の作業であって、RTLのレベルに手が入るのはバグフィックスの類のみであるから、ここで今更大幅な設計変更だの性能強化が行われる筈もない。おそらくはトランジスタ構造のImproveなどに伴い、従来よりも高速にMemory Controllerが動作するようになって、それがLatency短縮に繋がったとかそーいう類の話であろうと想像される。
