フラッシュメモリは中性子線ソフトエラーに強い。この常識が覆された。フラッシュメモリでも中性子線ソフトエラーが起こることが、IEDM 2008で証明された。Padova University(イタリア)、Numonyx R&D(イタリア)、STMicroelectronics(フランス)、ESA/ESTEC(オランダ), University of Jyvaskyla(フィンランド)、Rutherford Appleton Laboratory(英国)、CNR-ISOF(イタリア)、Universita di Roma Tor Vergata(イタリア)、University di Milano(イタリア)、University of Central Lancashire(英国)と欧州各国の組織が参加した共同研究の成果である(講演番号14.6)。

中性子線が半導体メモリにソフトエラー(一過性の不良)を起こすことは良く知られている。歴史的にはDRAMで1990年代に問題となり、解明が進んだ。最近ではSRAMで中性子線によるソフトエラーが発生することが問題となっている。特にSRAMベースのFPGAでは、注意が必要な場合がある。

中性子線がソフトエラーを引き起こす仕組みは以下のように説明されている。中性子線がシリコンチップに突入して原子と衝突すると、アルファ線を含む大量のイオンが発生する。この結果、シリコン内部の電位が反転し、不良となる。中性子線は宇宙空間で主に発生するので、降り注ぐ量は高度に依存する。海面高度では少なく、高地では多くなる。このため衛星高度や航空高度などで運用する電子機器は、中性子線ソフトエラーを考慮して設計することが多い。

対策としてはエラー訂正符号(ECC)の装備が一般的である。信頼性を重視するシステムでは、SRAMにECCを付加することは常識といえる。

これに対してフラッシュメモリは過去、中性子線に強く、ソフトエラーの問題はないものとされてきた。今回IEDMで研究成果を発表したチームも、旧い世代のフラッシュメモリでは中性子線ソフトエラーは問題とはならないと論文で述べている。

それでは中性子線ソフトエラーが問題となりそうなのは、どのようなフラッシュメモリなのか。中性子線の照射実験からは、NAND型のマルチレベルセル(MLC)品が中性子線に弱いとの結果が出た。半導体製造技術では65nm~90nmの世代である。NAND型でもシングルレベルセル(SLC)品はソフトエラーがまったく発生しなかった。

中性子線の照射実験についてもう少し詳しく述べよう。フラッシュメモリベンダ4社の市販製品6品種を購入して実験を実施した。始めにデータを書き込み、続いて確認のために読み出した。それから中性子線を照射した。照射完了後に再度、データを読み出して照合した。

ベンダの中で3社はフローティングゲート型、1社はチャージトラップ型を市販しているが、すべてのベンダの製品で中性子線によるソフトエラーが発生した。フローティングゲート型ではSLC品にはソフトエラーが発生せず、MLC品はすべてソフトエラーが発生した。またエラーの発生には、書き込みデータの依存性が強く現れた。MLC品はすべて2ビット/セルで、論理レベル「00」または「01」を書き込んだときにエラーが多く発生した。論理レベル「10」または「11」を書き込んだときには、エラーの発生が少なかった。「11」を書き込んだときには、ソフトエラーがまったく起きないチップもあった。またチャージトラップ型でもソフトエラーが発生した(SLC/MLCの区別は不明)。

中性子線の照射量は海面高度では8万2,000年、航空高度では27年に相当する。フラッシュメモリはいずれもECCを付けない状態でエラーの有無を調べた。

実験に使用した中性子線の照射量は非常に強力なものなので、MLCのNAND型フラッシュメモリを海面高度付近で使用した場合に実用的な問題となるかは微妙だ。しかも通常はECCを動かすので、中性子線が原因でソフトエラーが発生することはまずないだろう。ただし今回実験したMLC品はすべて2ビット/セル品である。3ビット/セル品や4ビット/セル品では当然だが、中性子線ソフトエラーはさらに起きやすくなる。45nm世代や32nm世代への微細化も、中性子線ソフトエラーを発生しやすくする方向に働く。今後は「フラッシュメモリでも中性子線ソフトエラーは起きる可能性がある」という認識に変えておく必要があるだろう。