2008年8月26日のHOT CHIPSのVisual Computingセッションで、IntelのアーキテクトのDoug Carmean氏がLarrabeeの発表を行った。予稿集に掲載されている発表スライドは、前の週のIntel Developer ForumでのLarry Seiler氏の発表スライドと同じものでがっかりしていたのであるが、Carmean氏は、主催者からもっとハードウェアの話を入れるように言われて、ここ2～3日でスライドを修正したので、手元の予稿集とは変わっていると前置きをして発表を始めた。
Larrabeeについて発表するIntelのCarmean氏 |
Carmean氏は、Pentium 4の主要アーキテクトであり、Nehalemに関しても初期には主要アーキテクトと言われており、Intelを代表するIAプロセサのアーキテクトの一人である。しかし、現在は、Visual Computing Groupに所属し、Larrabeeのチーフアーキテクトを務めている。
IntelはG45チップセットのようにGの付くチップセットでは、グラフィックメディアアクセラレータ(GMA)と呼ぶグラフィックプロセサを組み込んでおり、これをカウントすれば、グラフィックスプロセサの出荷量は業界トップと言っているが、ゲーマー向けの高性能のディスクリートグラフィックスの分野では、NVIDIAやAMD(の旧ATI部門)の後塵を拝していることは否定できない。
また、NVIDIAのCUDAのようにGPUを汎用的に科学技術計算に使うという用途が出てきているが、Intelはこのような高性能の計算能力の用途として、RMS(recognition, mining and synthesis)という分野を推進しており、このような処理に適したプロセサが必要と言う側面がある。このため、RMS計算とグラフィックスの両天秤で開発を計画したのであろうと思われるが、RMSは、まだ、具体的なキラーアプリがなく、売り難いので、最近では、グラフィック用プロセサという位置づけでプロモーションを進めているという感じである。
Larrabeeの基本構造は、次の図のようになっており、マルチスレッドで幅の広いSIMD機構を持つ多数のプロセサコアをリングバスで接続した構造になっている。
Larrabeeのハイレベル構造(出典:Intel Developer Forum発表資料) |
そして、図の左右にあるメモリコントローラや右下のI/Oなどを接続するシステムインタフェース、そして、グラフィックス用のテクスチャロジック(左下)、ディスプレイインタフェース(右上)と専用的な処理を行うFixed Function(左上)などのブロックがリングバスに接続されている。
このリングバスでSIMDユニットをもつコアを接続するという構造は、PS3のCELLプロセサと同じ構造である。但し、CELLでは演算プロセサであるSPEは独自に新規のアーキテクチャを作ったが、LarrabeeではIA(x86)アーキテクチャのコアであることが売りである。
このプロセサコアは、比較的小さなIn-Order実行のx86命令アーキのコアであり、命令の詳細は発表されていないが、Pentiumの命令にグラフィックス処理用に幾つかの命令を追加しており、64ビットアーキテクチャにも対応しているという。
8月13日のSIGGRAPHにおける発表では、各プロセサコアは、32KBのL1命令キャッシュと32KBのL1データキャッシュ、更に256KBのL2キャッシュを持っており、4スレッドのマルチスレッド実行をサポートしている。そして、今回のHOT CHIPSでは、スレッドの選択方法はラウンドロビンでTerra社のスパコンと同様の方式と述べており、SunのNiagaraとも近い方式のようである。
