Photo28:最初の製品は3本のDDR3メモリチャネルを搭載する。もっとも、全てのNehalem世代が3本という訳ではないようだ。それにしても、まんまHyperTransport Linkを使ったOpteronそのものだと思うのは筆者だけではあるまい。

Photo29:各CPUから3本づつメモリチャネルが出る。DDR3-1600以降は、とりあえずはサポートされないようだ。まぁ制限事項(1本のメモリチャネルあたり1枚)を考えると、あまり現実的ではないかもしれないが。

Photo30:1333MHz×8Bytes(64bit)×3＝32GB/secという計算になる。ただ、3chだと192bitというメモリ幅になるわけで、32GB/secといってもどこまでその実力が出るのかはちょっと? ではあるが。Page Boundaryとかにあわせると遅くなるので、多少無駄が出てもx3にAlignする可能性も捨てられないが、Logical Re-Orderを考えるとそれもなさそうな気がする。

Photo31:NehalemにおけるInterleave Mechanism。1/2/3watでのMemory Interleaveをサポートするが、64MB単位で並べ替えをする、という不思議な機能が搭載されているのが判る。

Photo32:この図を見ると、1chあたり3本のDIMMが装着できているが、Dual Processor構成だからここはRegistered DIMMの公算が高い。

Photo33:こちらはマザーボードのガイドライン。"2 DIMM per channel/UDIMM only support"とあるあたり、デスクトップ向けはUnbuffered DIMMに限られ、2本までに制限されているのであろう。

Photo34:これはOpteronなども当然そうなるわけだが、物理的にはともかく論理的にはUMAとして見える仕組みを作っており、これを支えるのがXfireという話であった。このあたり、Intelがどうするか? アプリケーションの互換性を考えると、UMAに見せる仕組みは絶対に必要だろうが、それとは別にNUMAのまま動くモードを提供しても不思議ではないとは言える。

Photo35:Xfireの場合も、Memory Access時には同時に他のProcessorへのSnoopが発生する。このあたりは、論理的にはUMAを構成する仕組みになる。つまりプログラムから見れば、それがLocalなのかRemoteなのかを区別する必要が無い訳で、このあたりは典型的なUMAの実装になっている。

Photo36:Remoteの場合は、当然QPI経由でCPU1のIMC(Integrated Memory Controller)からデータを貰う形に。

Photo37:これは2Pだからこれでもいいわけだが、Photo38に示す4Pはともかく、将来の8P構成になった場合にどうなるか? が気になるところ。現在のNehalemの4P構成は全てのプロセッサが1hopで接続されるからこれでもいいのだが、2hopを許すことが出来るとすると、流石にこうしたケースではもう少し遅くなりそうに思える。

Photo38:Photo36の構図をそのまま4Pに展開すると、例えばCPU0はCPU 1/2/3に対してSnoopを掛ける事になる。この結果、3つのCPUからの返事を受け取る事になるわけで、これが全く同時という事はありえないから、同期のために多少余分に時間を食うことになるだろう。