12月11日(現地時間)、IEDM 2007のセッション11「CMOS Devices - High Performance Devices」でLate Newsとして2つの発表があった。そのうちの一つが、AMD、IBMによる「(110) channel, SiON gate-dielectric PMOS with record high Ion=1mA/μm through channel stress and source drain external resistance(Rext) engineering」である。
先にレポートした通り、nMOSよりもオン電流を上げ難いpMOSにおいて、IntelがIon=1mA/μmを超える数字を出している。ただしIntelはHigh-Kゲート絶縁膜とメタルゲートを利用している。同じくソニーもpMOSで1mA/μmを同条件で出してきているが、こちらもHigh-Kゲート絶縁膜とメタルゲートを利用している(Extreme High-Performance n- and p-MOSFETs Boosted by Dual-Metal/High-k Gate Damacine Process using Top-Cut Dual Stress Liners on (100) Substrates, 講演番号11.6)。これに対して本発表では、従来から使われてきた通常のSiONゲート絶縁膜を使って1mA/μmを達成したという報告だ。今回のIEDMで東芝やTSMCなどから発表があったが、45nmプロセスで、歪シリコン技術を使い、High-Kゲート絶縁膜やメタルゲートを使わない場合は、pMOSのオン電流は大体0.7～0.8mA/μm程度である。
pMOSは物理的にキャリアであるホールの移動度が低いのだが、シリコンの(110)面を使うと、移動度が大幅に向上することが知られており、関心が高まっているという。しかし、ソース/ドレイン寄生抵抗Rextが大きくなる弊害があり、これがオン電流を下げてしまうことが課題だった。
今回のベースとなるトランジスタは、(100)面と(110)面に作られたpMOSで、ゲート長は35nm(45nmプロセス)、3.5Gpaのコンプレッションレイヤ(CL)を被せ、さらにeSiGeを導入した。ここでAMDとIBMは、Rextが高いケースと、最適化して低く抑えたケースを調べた。すると、Rextが高いケース(160Ωμm)では、(110)pMOSにCLを組み合わせた場合と、(110)pMOSにCLに加えてeSiGeを導入した場合とでは11%程度しかオン電流の向上が見られず、(110)pMOSと(100)pMOSでほとんどパフォーマンスが変わらない。つまり(110)面を使ったメリットは見られない。しかし、Rextを最適化して低く控えたケース(60Ωμm)では、(110)pMOSにCLを組み合わせた場合と、加えてeSiGeを導入した場合とで比較すると、25%のオン電流の向上が見られ、明確に(110)面を使ったメリットが示された。
結果、(110)面を使ったpMOSにおいてCLとeSiGeを与え、Rextを最小化し、Ioff=100nA/μm、Vdd=1.0V、Lg=35nm、poly-pitch=250nmでIon=1mA/μmを記録した。このドライブカレントは、同条件では今まで報告されてきた中で最高の数字だと述べている。
