【レポート】

PCI-SIGがPCI Express Gen3に関してアナウンス

1 PCI-SIG Chairmanに一問一答

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8月8日、PCI-SIGは現在策定作業に入ったPCI Express 3.0(Gen3)のビットレートが8GT/s(8G Transfer/sec)となったことをアナウンスした。これに関して、PCI-SIGのChairmanを勤めるAl Yanes氏との電話会議を持つことが出来たので、その内容をご紹介しつつ説明を行いたい。

電話会議の一問一答

Q : なぜ10GT/sを選ばずに8GT/sとしたのでしょう?

A : 10GT/sを選ばなかった理由だが、PHYのComplexity、つまりTransmitter/Receiver/Equalizerの構成を考慮すると、これは賢明ではないと判断した。8GT/sにすることで、既存のTopologyを維持したままインプリメントすることが、若干容易になる。Gen3のTopologyはGen1/Gen2と全く同じであり、2.5ないし5GT/secでの伝送も可能である。ただ、8bit/10bit Encodingを使うと、パフォーマンスへの影響が大きい。そこで、新しいEncodingを用いることで、実効転送帯域をGen2の4GT/sの2倍、確保した。これはDeveloperにとって、2倍の帯域をLow Costで可能にするSolutionだ。

Q : Gen1とGen2では、8bit/10bit EncodingでEmbedded Clockの伝送を行っていましたが、Gen3ではこれはどうなるのでしょう?

A : Gen3ではQuadrant Data Recoveryを(新しい)Scramblingで行う。このScramblingは、SourceとClockの両方をベースとしたものになり、Fixed Packet Sizeをサポートする。ちなみにこのScramblerはBackward Compatibilityを持っており、2.5GT/sないし5GT/sの場合は、8bit/10bit Encodingもサポートする。つまりDual Modeということだ。

この結果、PHYのサイズはやや大きくなるだろう。両方のモードをサポートしなければならないからだ。実際問題として、2種類のPHYが用意される事になる。ただ、backward compatibilityを保ち、倍のスループットで、Low Costと省電力を実現するためには、これが最良と判断した。

Q : 電気的にはどうでしょう? 例えばGen1は100ΩのインピーダンスですがGen2は85Ωと多少違いがあります。ではGen3は?

A : あー、それに関してはまだ何も決まっていない。まだそれについて話すのは時期尚早だろう。現時点ではこれらに関してはまだ議論の最中だ。我々はDraft 0.3を今年の第4四半期を目標に出す予定だ。その時点になれば、もう少し話をできるかもしれない。

Q : PHYのダイサイズが大きくなるという話でしたが、これはコストアップの要因になりませんか?

A : Gen3のターゲットは65nmかそれ以降のプロセスとなる。だから、トランジスタ数が増えてもダイサイズにはそれほど影響が無いと思う。むしろ問題は消費電力の方であって、なのでダイサイズそのものは問題になりにくいと考えている。

Q : PHYについては違いが判りましたが、上位のTransaction Layerには何か違いがありますか?

A : Transaction Layerに関しては同一でなければならない(should be the same)。ただDataLink Layerには多少の変更があるだろう。なぜかというと8bit/10bit Encodingを使わなくなるからだ。Transaction Layerに関しては同一になるように努めている。ただこのあたりはまだ検討中なので、最終的にどうなるかを断言はできないが。

Q : 最初の質問に関係しますが、何故PCI-SIGは今この時期に、Draft 0.3未満のスペックをアナウンスしたのでしょう?

A : 我々は業界全体や、特にPCI-SIGのMemberに対し、我々がどんなテクノロジを開発中なのか、を知ってもらいたい。別の言い方をすれば、Gen3のSpecificationがリリースされた後、ベンダーはGen2/Gen3の両方をサポートする製品の開発に入る。だから、彼らが製品計画やロードマップを策定するために必要な情報を早く提示し、それへの準備をしてもらう必要がある。こうした事を行うためには、勢いというものが必要であり、それを起こすために今回の発表を行ったと考えてほしい。

Q : PIPE I/Fについてはどうでしょう? Gen1/Gen2同様にPIPE I/Fが提供されるのでしょうか? そしてそれはBackward Compatibilityを保てるでしょうか?

A : いい質問だ。ただPIPE I/Fは我々でなくIntelが策定している。私個人としてはGen1/Gen2と同様のI/Fが提供される事を望んでいるが、ただそれはIntelに聞いてくれ。

Q : ところで既にGen3のPHYのプロトタイプはあるのでしょうか?

A : 今のところは無い。近いうちにいくつかの企業が検証のためにPHYの試作を行うことになると思うが、今のところは紙の上での議論となっている。これはSpecification策定の最初のステップだ。次のステップは、今年第4四半期にDraft 0.3をリリースするタイミングだ。この時点でPCI-SIG MemberにDraftを公開し、ここから多くのベンダーがPHYの試作を行うことになるだろう。

Q : 最後になりますが、Gen2とGen3の違いはスピードとEncoding Methodだけなのでしょうか? 例えばGen1からGen2への移行時にはx2レーンとかx12レーンのサポートといった、多少の新機能追加が行われましたが、こうしたものはあるのでしょうか?

A : 我々はプロトコルのいくらかの拡張を計画している。ただこれについてはまだ詳細を発表できる状態にはない。おそらく3.0は電気的な違いのみで、プロトコル拡張は新しいPCI Express Extentionとして提示する形になるだろう。

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インデックス

目次
(1) PCI-SIG Chairmanに一問一答
(2) Gen3についてもう少し補足

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