カルフォルニア大学バークレー校からは、60GHzで動作する受信機のフロントエンド部を汎用の0.13μmのCMOSプロセスで実現した事例の報告がなされた(講演番号10.2)。90nmのCMOSプロセスを用いた試作事例が目立つ同セッションの中で既に量産に用いられている0.13μmのCMOSプロセスを用いて60GHzという非常に高い周波数を扱うことに成功している点は特筆に価する。同グループは数年前から60GHzで動作する要素回路の提案や60GHzにおけるモデリングなどを行っており、本講演はそれらの集大成といった趣がある。

使用されたプロセスは汎用の0.13μmのCMOSプロセスであり、その基板抵抗は10Ω/cmである。遮断周波数(ft)および最大動作周波数(fmax)はそれぞれ85GHzおよび135GHzであり、今回使用する周波数である60GHzにおいては7dBの利得が得られる。寄生素子の影響については回路の設計に先立ち寄生素子の抽出を行い、設計に反映させる方法を採った。

今回提案された無線回路のフロントエンド部は、低雑音増幅器(LNA)、四相平衡型ミキサ、発信周波数が29GHzのVCOさらに周波数逓倍器で構成される。アンテナによって受信された60GHzの信号はLNAで増幅された後、ミキサにより58GHzの信号と乗算され、2GHzに周波数変換される。2GHzの信号はさらに増幅されたのち後段の回路に出力される。後段の回路についてはWLANなどで培った技術を応用することを想定している。

LNAはカスコード接続したコモンソース型の増幅回路を3段従属接続した構成を採用した。カスコード接続したMOSFETは電流密度を150μA/μmとした際、60GHzで6dBの利得を有する。インピーダンスマッチング、配線、バイアス回路にはコプレーナ型のトランスミッションライン(CPW)を多用している。CPWは損失を最小化するため可能な限り短く配線することに注力したと発表者は語る。LNA単体では、減衰が3dB以内の周波数帯域が51GHzから65GHzであり、最大利得は12dBである。S12(*)特性は65GHzまでの帯域において常に45dB以上を実現している。NFは60GHzにおいて8.8dB、63GHzにおいても9.3dB以下であることが確認されている。(*:12は下付き文字)

ミキサは、受信した60GHzの信号をIF周波数の2GHzにまで周波数変換するために用いられる。90度位相差の信号は8分の1波長だけ短いトランスミッションラインを用いることで実現している。ミキサの変換損失は60GHzにおいて2dBであり、RF入力側の帯域は61GHzである。入力換算1dBコンプレッションポイントは-3.5dBmを実現している。1.2Vの電源電圧下における消費電流は2mAである。

60GHzのようなミリ波帯の受信機を構成する際には、高い周波数の局部発振器の実現が一つの課題となるが、ここでは29GHzの発振回路の出力信号を周波数逓倍器により2倍して用いる方法を採用している。周波数逓倍器は乗算器本体に加え、30GHzで動作する入力バッファと60GHzで動作する出力段の3段構成で実現されている。入出力段にはカスコード接続されたMOSFETが用いられ、乗算器本体はソースを接地したMOSFET単体で実現している。ゲート電位をしきい電圧に近い値とすることで積極的に2次高調波を生じさせ29GHzから58GHzを作り出している。基本波である29GHzはドレイン側の受動素子を用いて除去している。周波数逓倍器単体では、変換利得が58GHzにおいて7.2dB、動作周波数帯域は53GHzから62.5GHzである。出力端子における基本波成分は-35dBc以下に抑圧される。消費電流は乗算器本体は2mAであるが、入出力段を加えると合計で22mA消費する。VCOは29GHzにおいて50Ω負荷で-3dBmの出力を実現しており、周波数逓倍器と合わせて用いた場合、58GHzにおいて2dBmの出力が得られた。尚、その際の1MHzオフセットにおける位相雑音は-86dBc/Hzであった(VCO単体では-93dBc/Hz)。

チップ面積はパッドを含めて3.8平方mmであり、60GHzにおけるフロントエンド回路全体の変換利得およびNFはそれぞれ-35dBmと10.4dBであった。回路全体の消費電流は1.2Vの電源電圧下で64mAである。