ISSCC(International Solid-State Circuit Conference)のマイクロプロセッサ・セッションでIBMが次世代サーバー用マイクロプロセッサ「Power6」の概要を発表した。Power5と同じ消費電力枠、同じパイプラインの段数で、Power5+からほぼ倍増となる5GHz以上の動作周波数を実現する。

Power6はSOI基板を使い、65nmルールで製造される。ダイサイズは341平方ミリ、7億9,000万個のトランジスタを搭載する。Simultaneous Multithreading(SMT)を備えたデュアルコアプロセッサで、ダイあたり合計4つのスレッドを同時に実行できる。実行ユニットは、整数ユニット、浮動小数点ユニット、ロード/ストアユニット、分岐ユニット、VMXユニットなど、Power5と同様の構成に加えて、10進浮動小数点ユニット(Decimal floating-point unit)を備える。L2キャッシュは合計8MB(4MB×2)、L3コントローラを通じてチップ外のL3キャッシュをサポートする。

発表で最初にアピールされたのは「メインフレームのような～」と説明された高い信頼性だ。ECC保護、さらにパリティ保護によってスモールレジスタの99%以上とデータフローの70%以上がガードされる。クロスチェッカによるコントロールロジックの監視も行われる。エラーが検出された場合、システムに影響を与えない形でリカバリユニットがエラー発生直前のインストラクションからコアをリスタートさせる。

動作周波数に関してはパフォーマンスが論点となった。かつてIntelがPentium 4で実践したようにパイプラインの段数を増やしてIPC(Instruction Per Cycle)を引き下げる手法では、動作周波数の上昇に性能向上が伴わない。だからIntelもパイプライン段数を減らし、並列化で効率的に性能を伸ばす方向に進み始めた。動作周波数を引き上げるPower6は最近の傾向に逆行するような設計方針だが、開発プロジェクトのスタート時点から性能の向上を犠牲にしないという合意があったという。つまり、パイプラインの細分化のような手法は採らないのが前提だ。開発プロジェクト全般において、ロジック、回路、インテグレーション、キャラクタリゼーションなどのチームが連携して、回路と論理を工夫して遅延時間を減らすなど、チューニングを徹底したことで5GHz超の動作に達したのだ。たとえばコンセプト段階からIPCにかかわるクリティカルパスのフロア・プランが検討され、それらをベースに詳細なチューニングを行える新ツールを早い段階に採用できた。その結果、設計の最終段階ではロジックの複雑さが抑えられ、多重ラッチなど高速化のテクニックを導入できた。

また省電力性の向上と発熱の抑制も性能アップに寄与しているという。Power6チームはチューニングツールと同様に、早い時期に「nosim」という、回路シミュレーションを使わずに機能ブロックの電圧を正確に予測するツールを開発し、すべての設計段階において電圧の流れを詳細にトラッキングした。このデータがラッチサイズの縮小、しきい値の高いトランジスタの挿入、FET幅の削減などを施すのに役立った。

省電力技術としては、クロックゲーティングとパルスラッチ機能が導入されている。また「nap」という低消費電力モードが用意されており、これによりOSがアイドリング状態で35%、ストレステストを走らせている状態でも10%の消費電力削減を実現できたという。

Power6は24個のデジタルサーマルセンサを備え、チップの詳細な温度情報がフィードバックされる。その情報を元に電圧や動作周波数を動的に調整できるシステムレベルの管理ツールを備える。ハイパフォーマンスまたは省電力重視のほか、ユーザーが消費電力の上限(cap)を設定することも可能だ。これまでサーバを導入する際に、消費電力は仕様書のワーストケースを基準にするしかなかったが、許容範囲で最もパフォーマンスを引き出せるワット数を具体的に指定できるようになる。

Power6は0.75V以下から1.3V以上まで幅広い動作電圧に対応する。これまでのように低消費電力設計の製品を別に用意する必要はなく、ブレードからエンタープライズ・クラスのハイパフォーマンスシステムまで、すべてのカテゴリをPower6でカバーできるという。スケジュール通りに進めば、最初の製品は2007年半ばに登場する。