【レポート】

ISSCC 2007 - Intel、80タイルプロセッサの詳細を発表、最大5.67GHzで動作

Intelは、昨年10月に開催された米IDF Fallで、80個のプロセッシングエンジン(PE)を集積したタイルプロセッサを発表している。このIntelの80タイルプロセッサについて、ISSCC 2007で論文発表が行われた。

タイルプロセッサという名称は目新しいが、小誌では2006年1月にレポートを掲載している。そこではタイルプロセッサを、データフローアーキテクチャの技術開発の流れの中から生まれてきたアイディアと位置づけ、マルチコアプロセッサとは区別している。いわゆる見かけの形状がタイル状であることだけがその名称の示す意味ではない。

Intelの80タイルプロセッサは、そのインターコネクトにタイルプロセッサとしての特徴が示されていると思われる。各PEの内部は同期クロックが支配しているが、PE同士は10×8のメッシュを作り、クロスバールータを介して隣接PE同士が相互に結ばれており、通信には位相に敏感ではない(メオソクロナス)インタフェースを採用していると述べているからだ。Intelは、この80タイルプロセッサの開発目的を、超高速インターコネクト技術の開発にあると述べており、このメッシュ状のメオソクロナスインターコネクトを含むタイルアーキテクチャに関心を持っていることが伺われる。実際のところ、このタイルプロセッサはインテルアーキテクチャに準拠していないほか、ソフトウェア・アプリケーション環境も明らかではなく、実験的な目的で作られたチップであることは明白である。

PEは、9ステージの単精度浮動小数点積和演算器(FPMAC)を2つ備え、命令キャッシュを3KB、データキャッシュを2KB備える。96bit、最大8命令並列のVLIWアーキテクチャ、6-read、4-write、32エントリのレジスタファイルを備える。チップ全体のトランジスタ数は1億、これに対してPEのトランジスタ数は120万ということなので、1億の全トランジスタのうち、PEだけで9600万トランジスタを使っていることになる。残りはI/OとPLL、TAGとなっている。ダイサイズは275平方mm、PEのダイサイズは3平方mmである。細粒度のクロックゲーティングを実装しているほか、スリープトランジスタ、基板バイアス技術も実装し、省電力性能を高めている。

なお、昨年のIDFの発表時には、3Dスタッキングの技術を使ってSRAMアレイをタイルプロセッサチップに接続していたとしていたが、講演終了後に質問したところ、今回のISSCCの論文では、3Dスタッキングは行われていないという。3Dスタッキングについては、今年中に発表があるだろうと述べていた。

発表では、実サンプルの動作結果が示された。LAPACKの演算ルーチンをチップにマッピングし、動作を検証したところ、1V、3.13GHzで1TFLOPS、1.2V、4GHzで1.28TFLOPSとなった。そして最大動作速度は5.67GHzで1.81TFLOPSとのことだった。消費電力あたりの演算能力については、0.6V、0.31TFLOPS動作時に27GFLOPS/Wを記録している。このときの消費電力は11Wと見積もられている。

今後、このようなタイルプロセッサをインテルアーキテクチャベースで開発し商用化する可能性はあるのだろうか。タイルプロセッサのコンセプトは、沢山の演算器をメッシュネットワーク状に用意し、アウトオブオーダーで沢山の命令を同時発行し、非同期に処理するというもの。商用化への道は遠いものの、IPCを飛躍的に高くできるため、Intelの技術者が興味を持っていることは確かなのだろう。

32nmプロセスについて

余談だが、発表会場に米Intelのプロセス技術の関係者がいたので、話を聞いてみた。未発表の45nmプロセスのスペックについては、これをいつどこで発表するのかは明らかにできないが、発表を考えているとのこと。また、32nmプロセスについては現在鋭意開発中だが、詳細は一切明らかにできないとのこと。筆者が「トライゲートトランジスタをいよいよ使うのか」と質問したところ、「いや、32nmでもトライゲートは使わずプレーナで行くのではないか…」と話していた。



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