Die Stacking(3D) Microarchitecture

この論文は、Bryan Black氏を始め15名の著者による論文であり、実際にもの作りを行った研究であることが分かる。なお、Die(ダイ)は賽の目に刻んだ個片という意味であり、英語の複数形はDice(ダイス)であり、チップとほぼ同じ意味で使用されている。

この論文ではCPUチップとDRAMチップの張り合わせと、CPUを2つのダイに分割して張り合わせるケースについて考察を行っている。上記の構造図のように上側のダイに貫通ビアを設けるため、上側のDRAMダイは基板シリコンを薄く研磨して(下側のCPUダイは厚みが300μm程度であるのに対して、DRAMダイは20μm～100μm)貫通ビアを作り、その上にI/Oや電源を接続するバンプを作るという手法である。下側のCore 2 Duo CPUが92W、上側の32MB DRAMキャッシュが3.1Wという条件で評価を行っている。

32MBという大量のキャッシュを搭載したことで、Intelの提唱する RMS(Recognition、Mining、Synthesis)ベンチマークでの性能が平均13%向上した。一方、CPUの熱は下側へヒートスプレッダ、フィンを経由して放熱され、上側にスタックしたDRAMダイの発熱は少ないので、CPUダイのピーク温度の上昇は0.08℃と無視できる程度であった。

また、ダイの張り合わせを行うと、上下のダイの間で短距離、高密度の接続ができる。この論文に上げられた例では、D$と整数演算ユニットの接続は、演算ユニットの出力をD$の入力に隣接させると、D$の出力から演算ユニットの入力への接続を行う配線が長くなってしまう。これをD$を上側のダイに移して、整数演算ユニットの真上に配置することにより、両方の接続を短くすることができた。このように、張り合わせるダイの間でCPUの機能を最適に分割して配置することにより、機能ブロック間の配線を短縮し性能を向上することができる。

このD$と整数演算ユニットの例では、配線短縮によりロード命令からデータが使用できるまでのレーテンシを1サイクル短縮することができた。また、浮動小数点レジスタファイルとSIMD演算ユニットの上に浮動小数点演算器を配置して配線遅延を削減し、浮動小数点演算のレーテンシを2サイクル削減している。同様な削減により、全体として、Pentium 4の30段のパイプステージの25%を削減することが出来たと報告されている。この上下のダイへのプロセサロジックの分割の効果は、Pentium 4をサンプルとして、製品開発のための高精度のシミュレータを利用して評価を行い、パイプライン段数削減の効果で同一クロックで15%性能が向上した。

単純にダイスタックすると電力密度は倍増し26℃の温度上昇となるが、配線長の短縮による消費電力の15%の削減と、温度上昇の高い部分を移動して重なりを抑えるという配置のチューニングで、追加の温度上昇を14℃に抑えることが出来た。また、この結果に電圧スケーリングを適用することにより、34%の電力削減と8%の性能向上を達成することもできる。

上側のダイを研磨して薄くし、貫通ビアを設け、下側のダイと張り合わせるという工程が加わるため、製造コストは増加する筈であり、それと上記の性能向上、電力削減などのメリットを天秤にかけて、メリットの方が大きいかどうかが問題である。現在の製造技術ではコストアップの方が問題ではないかと思われるが、2015年には、このような3次元ダイスタックが一般化すればコストが下がり、有利となる可能性はある。