Intelは2004年春のIDFで、"2015年にはシリコンナノワイヤで11nmプロセスが実現"との予想を示している。究極のシリコントランジスタの姿となるかもしれない、シリコンナノワイヤトランジスタ(NWFET)。Samsung Electronicsは、2004年頃からこのNWFETの研究成果を継続的に発表し続けてきた。今回、その最新成果を発表した。

2本のナノワイヤチャネルにメタルゲートを実装

Samsungは、前回の2005年のIEDMにて、2本のナノワイヤチャネルを実装したGate-All-Around(GAA) Twin Silicon Nanowire FET(TSNWFET)を発表している。これは、2本のナノメートルオーダーの太さを持った極細の棒状のシリコンでチャネルを形成し、その周囲をゲート絶縁膜を挟んでゲート電極で四方から囲んだ形状のマルチゲートトランジスタの一種である。今回は、より構造を改善し、より優れた結果を示すことができたという。2005年のIEDMで発表されたサンプルと、今回のサンプルの構造的な違いは、

• ナノワイヤの直径を10nmから8nmに細くした。
• ゲートをトリミングし、ソース/ドレイン領域から離すとともに、物理ゲート長を30nmから15nmに短くした。
• ゲート酸化膜厚を2nmから3.5nmに厚くした。
• TiNメタルゲートを導入した。

である。

優れた特性値

それでは今回の数値と前回の数値を比較しながら、今回の結果を示そう。

今回の結果では、n型よりもp型の方がオン電流が多いという、珍しい結果となっている。前回の結果と、今回の結果でばらつきはあるものの、いずれもmAオーダーの高いオン電流値を、通常より2桁は小さいnAオーダー以下のオフ電流値で実現しているところに、省電力で高性能なトランジスタとしてのポテンシャルの高さが見て取れる。ITRSのロードマップにおける目標値と比べても、オン電流は目標に達し、比べて極めてオフ電流が少ない。TSNWFETのゲート遅延は0.4ps程度と計算されるが、これはITRS(ITRS 2005)の16nmノードでのゲート遅延の目標値0.34psに近いと述べている。

シリコンナノワイヤトランジスタの優れた特性が明らかにされつつあるが、先に紹介した東京大学の研究でも述べられているように、量産・商用化のためにはまだまだ解決すべき課題も多いだろう。この優れた性質を活かしながら、どのように量産・商用化していくのか、今後の開発過程が興味深い。