2006年10月に開催されたFall MicroProcessor Forumにおいて、富士通の井上氏が同社のSPARC64 VIプロセサについて発表を行った。その発表には、マイクロプロセサ内部の動作に関する貴重な情報が含まれており、この発表資料を基に、現在のハイエンドマイクロプロセサはどのように動いているのかを見てみたいと思う。

まず、SPARC64 VIであるが、名前の示す通り、SPARC64シリーズの第6世代目のプロセサである。因みに初代のSPARC64は、1994年に富士通の子会社であったHAL Computer Systems社から発表されており、SunのUltraSPARCシリーズの発表とほぼ同時期である。あまり知られていないが、富士通は、SPARCという共通の命令仕様を使いながら、10年以上にわたってSunとは独立にSPARCマイクロプロセサを開発してきたと言う歴史をもっている。その最新作が、このSPARC64 VIである。

SPARC64 VIのパイプライン

次に示す図は、SPARC64 VIのプロセサコアのパイプラインを示す図である。

なお、この図はコアのパイプラインに焦点を当てた図であるので、1個のプロセサコアしか描かれていないが、SPARC64 VIはL2$と表記された2次キャッシュを共有するデュアルコアのプロセサである。

このパイプラインは垂直マルチスレッドを追加した以外は、前世代のSPARC64 Vと同じブロックダイヤであり、基本的なマイクロアーキテクチャはSPARC64 Vとほぼ同じであると見て良い。なお、垂直マルチスレッドは、キャッシュミスなどの中断時間の長い事象が発生すると、別スレッドに切り替える形のマルチスレッドであり、図の中で赤色で示されたアーキテクチャ状態を保持するレジスタを追加するだけでマルチスレッド化でき、マイクロアーキテクチャ的な変更も少なく、必要な追加ハードウェア量が少ないという利点がある。他の汎用プロセサとしては、IntelのデュアルコアItaniumであるMontecitoが垂直マルチスレッド方式を採用している。

SPARC64 Vは(そしてSPARC64 VIも同様と思われる)、L1$から読んだ命令を最大4命令を並列にデコードし、RSA、RSE、RSF、RSBと書かれたリザベーションステーションに格納する。RSAはロードストア命令のアドレス計算処理を行う命令を格納するリザベーションステーション、RSEは整数演算命令を格納するリザベーションステーション、RSFは浮動小数点演算命令を格納するリザベーションステーション、そして、RSBは分岐命令を格納するリザベーションステーションである。

SPARC64 V/VIは投機実行を行うスーパスカラマシンであり、命令がデコードされリザベーションステーションに投入される時点ではその命令のオペランドの値が確定しているとは限らない。リザベーションステーションは、演算やロードなどの命令の進捗を監視して、格納されている命令が必要とするオペランドの値が得られたかどうかを検査する。そして、命令の処理に必要なオペランドが揃い、かつ、必要な演算器などのリソースが使用可能になった命令から演算器へ送り出す。このような処理方法を行っているので、命令の実行順序はリザベーションステーションへの投入順序とは必ずしも一致せず、いわゆるアウトオブオーダ(Out-of-Order)実行となる。

SPARC64 V/VIはEAGA、EAGBと書かれた2個のアドレス演算器、EXA、EXBと書かれた2個の整数演算器、FXA、FXBと書かれた2個の浮動小数点演算器を持っており、それぞれのリザベーションステーションに実行可能な命令があれば、合計6個の命令(分岐命令を加えると7個の命令)を並列に実行することができる。

ということで、4命令の同時デコードを行うアウトオブオーダのスーパスカラアーキテクチャという点では、富士通のSPARC64 V/VIは、IntelのCoreアーキテクチャのプロセサと、概略、同程度の複雑さのプロセサである。