10月10日、11日にかけてシリコンバレーの中心であるサンノゼ市のダブルツリーホテルで開催されたFall Microprocessor Forum 2006において、IBMは次世代サーバ用プロセサであるPOWER6を発表した。POWER6は演算器に関しては今年2月のISSCCで発表されているが、プロセサの全貌が発表されるのは今回が初めてである。

前世代のPOWER5は130nmプロセス、そしてPOWER5+は90nmプロセスであるが、このPOWER6は次世代の65nmプロセスを使用しチップサイズは340平方mmと発表された。ロードマップの図にチップ写真が貼り付けられているのであるが、小さくて判別できないので詳細は不明であるが、POWER5が130nmで389平方mmであったのに比べると、POWER6の340平方mmは、L2$が1.9MBから8MBに増えたことを考慮しても大きな面積であり、コアやIOが相当に強化されていることを窺わせる。なお、このロードマップに貼り付けた各チップ写真の大きさは、実寸にほぼ比例したサイズになっているとのことであった。

65nmプロセスは10層の銅配線を持ち、最下層のM1層の配線は180nmピッチ、M2、3、4層は200nmピッチで、M5、6層は400nm、M7、8層は800nm、M9、10層は1600nmと順次2倍のピッチになっており、上層になるにつれて配線幅と厚みを増して抵抗を下げて長距離の信号伝送を行えるようになっている。

トランジスタのゲート長は35nmで、歪シリコン技術を使って性能を向上しており、全体として90nmプロセスと比較して、同一消費電力で30%性能が向上していると言う。また、SRAMのビットセルのサイズは0.65平方μmである。但し、SRAMは高性能用と、高密度用があると述べられているので、このサイズがどちらのSRAMセルのものであるかは不明である。

半導体の微細化に伴い電源電圧が下がるにつれて、SRAMの動作マージンが問題になってきているが、この点に関して実測データを示し、0.8V弱の電圧まで(速度はともかく)機能的には動作することを示した。

次の図に示すように、整数演算を行う場合のパイプライン段数は13段で、内訳は多少異なっているが、上に書かれたPOWER5と同じ13段である。同じパイプライン段数でクロック周波数を2倍に引き上げるためには、同じ処理を行うのに必要な時間を半分にする必要があり、半導体プロセスの貢献が30%とすると、残りの35%の遅延時間改善を論理設計と回路設計で達成する必要があり、既に何世代も改良が続けられてきたプロセサでこれを実現したのは驚異的である。

もっとも、IBMはPOWER PC970、CELL、Xbox360のCPUなどで高いクロックを実現しており、時間を掛けて高クロック設計法を開発してきたのだと思われる。これらの90nmプロセスのチップで3～4GHzのクロックが実現されていることから、65nmプロセスを使うPOWER6が4～5GHzクロックに達するということは不思議ではない。

今回の発表では消費電力は明らかにされなかったが、ダイナミック電力はc*V*V*fであり、fを2倍にするとそれに比例して消費電力は増えてしまう。クロックゲートなどで実効的にcを減らすのも限界があるし、Vもそれほど下がっているようには見えないので、かなり大きそうなプロセサコアであることから考えると、相当、消費電力は大きそうである。