10月10日、11日の両日、Fall Microprocessor Forumがサンノゼのダブルツリーホテルで開催された。昔は汎用プロセサのアーキテクチャの種類も多く、汎用プロセサを開発している会社も多かったので、最盛期には500人以上の出席者があったFPF(当時はMicroprocessor ForumでMPF)の出席者も、今年は120人程度である。もっとも、同じ内容で、アジア(今年は11月に日本)でも開催するようになったので、人数が減っている面もある。

今年のテーマはAdvances in Power Efficiencyで、消費電力をいかにして減らすかという話が中心である。基調講演が4件と一般発表20件が発表された。一般発表の内、4件が汎用プロセサで、残りの16件は組み込みプロセサやビデオ処理などのプロセサである。

Intelキーノート

今年の最初のキーノートはIntelのDileep Bhandarkar氏で、Energy Efficiet Performance:New Frontierと題して講演を行った。同氏のタイトルであるが、エンタプライズ製品部門のArchitect At Largeとなっている。このAt Largeを辞書で引くと、「犯人などが捕まっていないで逃走中の状態」というのと、「全体として」という意味が載っている。筆者は前者の意味しか知らなかったので奇異に感じたが、どうも、アーキテクチャ全般を担当するアーキテクトという意味であるらしい。

内容は、消費電力が問題だという点から、cV^2fのcを減らすという観点でCOREアーキではuOPのフュージョンをやった、また、Split Bus(最悪の条件に耐えるようにバス幅を設定しており、通常は、バスの全バンド幅を必要としていないので、必要な幅だけを動かす)、細かい単位でのクロック制御などで電力を削減した。半導体プロセスの改善とこれらのアーキテクチャ的な改善で、エネルギー効率はこう上がってきたと述べ、次の図を示した。

この図はSPECintを性能指標として取っているので、デュアルコアになって大幅にエネルギー効率が向上している。また、Core 2 Duoでは以前のCore Duoに比較して、Meromでは同じ消費電力で20%以上の性能向上、Conroeでは40%電力を減らして同時に40%の性能向上、Woodcrestでは35%の電力減で80%の性能向上を達成したと述べられたが、対数目盛なので殆ど改善されたように見えない。

現在使われている65nmプロセスは90nmプロセスと比較して、歪シリコン技術により20%少ないゲート容量で16%大きいドレイン電流を達成しており、これは同一リーク電流を許容すれば20%以上の性能向上が可能であり、逆に性能を同一とすればリーク電流を1/5にすることができる。当然、プロセス設計により、この両者のミックスも可能である。また、Low-K配線絶縁材料による配線容量の削減、SRAMではアクセスしていないブロックはスリープトランジスタで電源を下げてリーク削減を行っている。

さらに、次世代の45nmプロセスは2007年量産の予定で、65nmプロセスに比較して、20%の性能アップ、あるいはリーク電流の1/5化が可能であると述べた。

その他の低電力化のアプローチとしては、High-Kゲート絶縁膜によるゲートリークの大幅削減、複数電圧化、コアごとの電源制御などについて触れたが、これは将来の省電力化の候補という位置づけで、次世代にやるというわけではない。

顧客にとって重要なのはプロセサの消費電力ではなく、装置の全消費電力である。デスクトップ機の電力の内訳をみると、電源のロスが50%以上を占めており、CPU、チップセット、グラフィックスなどのチップの合計が30%程度、残りがディスク他となっている。従って、電源ユニットの効率向上が重要である。

一つの電源で電力を供給しようとすると、50%負荷あたりでは効率が良いが、20%を切る負荷になると効率が急激に低下してしまう。しかし、この図のように最適ポイントの異なる3つの電源を並列に運転すると低負荷から高負荷まで高い効率を維持できる。

処理負荷が低い状態ではCPUのクロックを落として電力を下げるDemand Based Switching、更に将来はマルチコアの個々のコアの電源を独立に制御したりする手法が用いられる。しかし、特定のコアだけの処理負荷が高いとチップ内でホットスポットが生じてしまうので、順番にコアを移動していくコアホッピングなどが必要になると述べた。

全般に現在やっていることについての説明であり、基調講演というよりは、良くまとまったTutorialという感じであった。