さてこのDDR2のタイミングに合わせて、パッケージは1207ピンLGAのSocket Fに移行する。ただしこのSocket Fに移行するのは2Pと8Pのみで、1Pに関してはDesktop同様のSocket AM2になるそうだ。このSocket F採用の理由は「将来のHeadroom確保」という以上の答えは返ってこなかった。ただ穿った見方をすると、電流増加に対応したのかもしれない。

当初Socket FはDual Coreのみだが、2007年には65nm SOIを使ったQuad Coreの製品もやはりSocket Fで投入される。TDPは現在のOpteronと同じ枠内に収めるという話になっているが、仮にTDPが同じであっても90nm SOI→65nm SOIで駆動電圧が下がるとすれば、その分電流は増えることになる。従って安定した供給には、ESL(Equivalent Series Inductance:等価直列インダクタンス。要するに寄生インダクタンス)を下げてピン数を増やせるLGAが有効であり、更にピン1本あたりの面積は狭まっても、本数を増やすことでトータルの接続面積を増やせる1207ピンパッケージが効果的、というあたりなのかもしれない。

ちなみにメモリチャネルは2本、HyperTransport Linkは3本という構成は従来と変わっておらず、増えた分はそのまま電源/GNDに割り当てられている可能性は高い。もっともHyperTransport 3.0以降の動向次第では、HyperTransport Linkがもっと多くなる可能性は残されている。

話は前後したが、来年には65nm SOIでQuad Coreが投入されることは明確にされた。また、L3キャッシュのオプションとかHyperTransport 3.0、32P以上(これはコアの数が32という意味ではなく、32 Socket以上という意味であると確認された)の構成も可能になることが示されている(Photo11)。ただQuad CoreとL3キャッシュが一緒に提供されるFeatureなのか、は今回は言えないとの事。またNew Coreの詳細も明確にしてくれなかった。

引っかかるのはHyperTransport 3.0の詳細である。これに関してはまだ詳細が公開されていないが、当然ながら32Pと絡んだ話になるだろう。一番考えやすいのは、Linkの本数が3本/Socketから4本/Socketあるいは5本/Socketに拡張され、プロセッサが増えてもHop数を大きく増やさずに接続できるようにするという話だ。

またPacifica I/O Virtualizationに絡んで、HyperTransport Linkの仮想化(VirtualなVitrual Channelが提供されるという構図になるのだろうか?)もHyperTransport Link 3.0の中には入ってくると思うのだが、このあたりの詳細もまったく公開されなかった。とりあえずSocket FのMechanical Sampleを目に出来たのが最大の収穫、というあたりだろうか。