【レポート】

Intel、Yonahプロセッサの詳細を公開

1 Yonahのキャッシュ構造

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7月13日、Intelは都内で記者説明会を開催し、次世代Pentium MであるYonahに関しての技術的な解説とNapa Platformに関する説明を行った(Photo01)。この記者説明会の後で、20分と短い時間ではあるが、ちょっとインタビューの時間も取れたので、この際の質疑応答を含めてご紹介したい。

(Photo01)Vice President, Mobility Group, General Manager, Mobile Platforms GroupのShmuel (Mooly) Eden氏。最近はIntelのMobile Groupの顔としてすっかり有名。

マーケット展望

まず最初にマーケット展望として、業界全体で引き続きノートブック市場の成長の著しい事が見込まれ(Photo02)、これはIntel社内においても同じ状況だとしている(Photo04)。このマーケットに向けて、IntelはかねてからNapa Platformを投入することをアナウンスしている。Napa Platform自体の説明はこちらで行っているので繰り返さないが、Yonah ProcessorとCaristoga Chipset、及びGolan Wireless Minicardからなる構成である。今のところ全てのComponentは順調であること以上の話は無いのだが、一つ付け加えるとNapaはSonoma(533MHz FSBのDothanとIntel 915GMの組み合わせ)を超える勢いで普及するだろう、という見通しが語られた事は注目すべきだろう(Photo04)。

(Photo02)ガートナークエストの調査結果によれば、2004年~2009年のスパンではデスクトップの平均成長率は4.4%なのに対し、ノートの平均成長率は16.5%に達するとしている。

(Photo03)2004年の時点における、Intel社内でのクライアントPCにおけるノートPC向け製品の割合は25%程度だったが、2005年末では30%を超えて40%近くまで伸びることが予測されるとしている。また、Centrinoを出荷して以来、ノートPCの無線LAN搭載の割合が急速に上がり、2006年以降はほぼ全てのノートPCに無線LANが入っていると予測されるとしている。

(Photo04)Sonomaは今年1月に発表され、約半年で150以上の採用例が登場しているが、Napaは(グラフを見る限り)3ヶ月程度で170以上の採用例が登場する、という(ある種強気な)見通しである。

Yonahのキャッシュ構造

さて、そのYonahであるが、現在公表されている内容は2つである。まずは1つ目はIDF Spring 2005で公表された話で、Intel Media Boostと呼ばれる4種類の拡張がなされていること(これは上述のレポート参照)。もう一つは4月に開催されたIDF Japan 2005で公開されたIntel Dynamic Power Coordination(すいません。レポート書いてません)である。今回は3つめの特徴として、L2キャッシュ構造に関する話が公開された。Photo05がYonahのダイプロットである。これを見て分かる通り、Yonahは2つのCPUコアが1つのL2キャッシュを共有するという構造になっている。キャッシュサイズは2MBで、FSBは667MHz、トランジスタ数は1億5000万を超える(Photo06)。この1億5000万が多いか少ないか、は微妙なところで、Dothanが1億4000万だった事を考えると「たったの1000万トランジスタの増加?」と首を捻りたくなるところだ(Photo07)。

(Photo05)下半分の黒っぽい部分がL2キャッシュにあたるわけだ。

(Photo06)Photo05もそうだが、Yonah 「デュアル・コア」とわざわざ書くのは変である。言ってみればSmithfield「デュアル・コア」と表記するようなものだからだ。という話は後述。

(Photo07)明確に2つのコアだから、以前の試算を元にすると全然数が合わない。ただ、じつはこの試算が激しく間違っている事が今回分かったのだが、それはまた後で。

さてこのL2キャッシュだが、Intel Smart Cacheという名前が付けられている(Photo08)。特徴としては、

  • L2キャッシュの電源管理はCPUコアそのものとは連動しておらず、シングルコア動作時でもフルに動作する。
  • 共有キャッシュなので、2つのコア間でのキャッシュコヒーレンシを取る必要は原則としてない。
  • DCU(Data Control Unit)Data PrefetchやDeeper Write Output Bufferを装備。
  • Shared Bus Routerにより、キャッシュのリソースを最適化する。
  • Bandwidth Adaptation Bufferにより、平均L2キャッシュアクセスの帯域を増加する。

といった項目が挙げられている。一般論として、Dual Core構成でキャッシュを共有する事は、性能向上に結びつきやすい。特に2つのコアが、1つのプロセスに属する複数のスレッドを実行している場合、分離式のキャッシュではキャッシュ間のSnoopingが猛烈に発生しかねないから、これがボトルネックになりやすい。その意味では、間違いなくShared Cacheのメカニズムは好ましいものである。ただ一般論の続きで言えば、2つのコアが全く異なるプロセスの異なるスレッドを実施しており、しかも両者がデータを共有していない(Intelが好きな例でいえば、MP3のエンコードをしながらゲームをする、なんてパターンだ)場合、Shared Cacheによるメリットは皆無である。むしろ、2つのCPUコアが1つのL2キャッシュを集中的にアクセスすることになり、この際のCache Arbitrationがボトルネックになりやすいという欠点がある。要するに、最終的に性能が上がるか下がるかは動かすアプリケーション次第、という事である。従ってキーとなるのは、如何にキャッシュアクセスのArbitrationを減らすかということであって、このためにShared Bus RouterやData Prefetch/Deeper Write Output Buffer、Bandwidth Adaptation Bufferといったものが用意され、ボトルネックになりにくい構造を作っていると考えるのが正しいのだろう。

消費電力管理について

ところで今回、プラットフォーム全体の消費電力に関してちょっとアップデートがあった。昨年から今年始めにかけてIntelが主張していたのは、2010年までに1回の充電で8時間のバッテリー寿命を実現するという話だった。これが今年4月のIDF Japanの頃には、「2008年には8時間寿命を実現する」という話に変わった。もっともこれは、バッテリーを一杯積む事も前提にした話で、プラットフォーム全体としては相変わらず9Wが目標だった訳だが、この2008年に前倒しという話は今回も変わらない(Photo09)。これに続く、消費電力の目標(Photo10)自体は、IDF Japanで公開された話と同じなのだが、上のプレゼンテーションでは2008年度にシステム全体で9Wという合計消費電力の内訳が、今回発表された。実際Eden氏によれば「1・2・6」が今のスローガンだそうで、CPUで1W、Chipsetで2W、その他が6Wで合計9Wという事になる(Photo11)。「高密度バッテリーを使う事で容量を増やせば勿論寿命は延びるが、それはどうしても高価になるから、あまり上手い選択肢ではない」(Eden氏)という話だった。

(Photo08)Intel Smart Cacheの5つの特徴

(Photo09)以前の目標では、2008年には6~7時間・2010年に8時間という事になっていた。

(Photo10)チップセットの消費電力の方が大きいというのもアレな感じなのだが、これについては質疑応答の中で。

(Photo11)この数値が全てのノートPCで実現できるというわけでは勿論なく、多分これを実現できるのはMobilityに特化した製品ということになるだろう。となると、その場合のCPUは通常のYonahではなく、LV/ULV版なのかもしれない。

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インデックス

目次
(1) Yonahのキャッシュ構造
(2) インタビュー
(3) 考察やら補足やら

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