VLSIシンポジウムでは15日、マルチゲートトランジスタのセッションが開催された。そのセッションでは、IMEC、Texas Instruments、Philips Research Leuvenがゲートスタックにメタルレイヤを導入したトリプルゲートトランジスタを使い、セルサイズが0.274平方μmの6T SRAM、および1万トランジスタからなる64bit Han-Carlson adderを試作した結果を報告した。

トリプルゲートトランジスタでセルサイズ0.274平方μmの6T SRAMを試作

IMECらが試作したのは、通常のプレーナ型ではない、3つのゲート面を持つトリプルゲートトランジスタ。45nmあるいは32nmノード以降においてはオン電流値が上がらなくなり、また短チャネル効果によるリークが問題になるため、複数のゲート面を持つ新しい構造のトランジスタが必要になってくるだろうと言われている。IntelやAMDなども、トライ・ゲート・トランジスタやFinFETと呼ばれる新構造トランジスタを開発中だ。IMECらは今回、ゲート長40nm、フィンの高さ60nmというトリプルゲートトランジスタを試作、そしてゲートスタックの中にメタルレイヤを導入した。このトランジスタを使ってSRAMやロジック回路を試作、その製造工程や動作を確認した。

IMECらは従来、EOT(Effective Oxide Thickness:実効酸化膜厚)1.6nmのSiON膜(窒酸化シリコン膜)をゲート絶縁膜として採用し、その上に100nm厚のポリシリコンを積層していた。これに対して今回は、EOT1.8nmのSiON膜をゲート絶縁膜として採用し、その上に5nm厚のTaN(タンタルナイトライド)レイヤをAtomic Layer Deposition(ALD:原子層堆積)法により形成。その上に厚さ約200nmのポリシリコンを堆積した。

この、TaNレイヤのゲートスタックへの導入によるメタルゲート化によって、スレッショルド電圧Vthの上昇が見られた。nMOSについてはVdd=1.0Vにおいて、Vthが約0.5Vほど上昇することが示された。このことはつまり、メタルゲートを導入したことで、トランジスタの電気的な切れが良くなったことを示している。これに関連して、このトランジスタで試作したSRAMセルのSNM(Static Noise Margin)がVdd=1.0Vにおいて216mVを記録、これは従来のポリシリコンゲートに比べて、40mVの改善になっているという。

また、実用化に向けて6T SRAM、およびロジック回路を試作した。6T SRAMのセルサイズは、従来の研究成果では0.314平方μmであったところを、製造工程や回路パターンの見直しにより、0.274平方μmまで縮小した。このサイズは、電子線リソグラフィを用いて作られたものを除くと、量産に適した光学リソグラフィを用いて試作された6T SRAMセルのサイズとしては最も小さいものだという。0.274平方μmという面積は45nmプロセスで作られた6T SRAMのセルサイズに相当する大きさだ。さらに、ロジック回路の製造工程を確認するため、レジスタなども含む64bit Han-Carlson fast adderを1万個のトリプルゲートトランジスタで試作したという。

High-k、メタルゲート導入のFinFETで良好なデバイス特性を獲得

続いてIMECほかIntel、Samsung Electronics、Texas Instruments、Philips Research Leuven、K.U.Luevenは、前述のトリプルゲートトランジスタよりも幅が狭く、フィン状のトールトリプルゲートトランジスタに対してHigh-k膜とメタルゲートを導入、良好なデバイス特性を実証した。

試作したトランジスタは、フィンの部分が60nmの高さと35～40nm程度の長さ(ゲート長)を持ち、フィンの幅は約15nmである。フィンの幅に対する高さは4倍で、背の高いダブルゲートFinFETに近い形状のトリプルゲートトランジスタだ。これに対して、水素アニールによりフィンの角を丸める処理を行った後、フィンに対して不純物ドーピングは行わず、High-k膜を構成するHfO2(二酸化ハフニウム)を2.4～3.2nm程度ALDにより積層、さらにメタルゲートを構成するTiN(チタニウムナイトライド)を2.4～3.7nm程度MOCVD(Metal Organic Chemical Vapor Deposition:有機金属気相成長)法により積層した。その上にアモルファスシリコンを被せ、さらにNiSi(ニッケルシリサイド)を被せている。

このデバイスの特性は、Vdd=1.3Vにて、nMOSについてはIon=670μA/μm、Ioff=1nA/μm。pMOSについてはIon=580μA/μm、Ioff=0.1nA/μmが得られたという。マルチゲートトランジスタらしく、オフ電流が通常のプレーナ型デバイスに比較して2ケタから3ケタも少ないことがわかる。ちなみに、Intelが2003年のVLSIシンポジウムで発表した論文では、ゲート長60nmのトライ・ゲート・トランジスタにおいて、Vdd=1.3Vのときに、nMOSのIon=1230μA/μm、Ioff=40nA/μm。pMOSはIon=520μA/μm、Ioff=24nA/μmを記録している。2年も前の研究結果なので、現時点で直接の比較はできないが、参考にして欲しい。

Intelは引き続きトライ・ゲート・トランジスタに注力

今回のVLSIシンポジウムでは、いくつかのマルチゲートトランジスタの発表が行われ、注目度も高いようだった。上述の高いフィンを持つトリプルゲートトランジスタの開発にはIntelのスタッフも参加しているが、このことについてIntelの関係者に話を聞いたところ、「IMECの研究には参加しているようだが、現在Intelが注力しているのは背の低いトライ・ゲート・トランジスタだ。背の高いFinFETに比べて製造がしやすいと考えている。」と述べ、以前から開発を進めてきた、断面がスクウェアで背の低いトライ・ゲート・トランジスタを引き続き実用化に向けて開発していることがわかった。

マルチゲートトランジスタの量産に向けた検討が積極的に進められている。45nm / 32nmプロセスにおいては、リソグラフィ、トランジスタの構造、配線層(Low-k)、などなど、まったく新しい技術を導入しなければ乗り越えられない壁がいくつも存在すると言われている。各社がどのように新しいデバイスを開発していくのか、今後も要注目である。