【レポート】

Spring Processor Forum 2005 - Freescale、次期携帯用プロセッサの詳細を公表

 

米Freescale Semiconductorは、次期携帯電話機用プロセッサの詳細を「SPF(Spring Processor Forum) 2005」で公表した。2003年秋に同社(当時は米Motorolaの半導体部門)が発表していた「MXC (Mobile Extreme Convergence) 」アーキテクチャに基づくチップである。

今回発表したプロセッサは、EDGE(Enhanced Data GSM Environment)対応の携帯電話機を狙う。携帯電話機の主流がEDGEに移行するとの市場予測が背景にある。

講演タイトル。MXCアーキテクチャに基づく最初のプロセッサとなる。EDGE対応の携帯電話機用プロセッサであり、「MXC91231」の型名が付いた。

携帯電話機の市場予測。GSMのEDGE対応機が将来の主流になると観ている。そのために今回のチップで携帯電話機のコストを下げるという。

講演では市場予測の次に、既存の携帯電話機がどのようなハードウエア構成であるかを示し、MXCアーキテクチャの優位性を強調していた。従来のハードウエア構成では、ベースバンドプロセッサとアプリケーションプロセッサ、ビデオ/グラフィックスプロセッサが別々のチップに分かれていた。そしてベースバンドプロセッサとアプリケーションプロセッサがそれぞれ、メモリー(フラッシュ・メモリーとRAM)の外付けを必要としていた。

これに対してMXCアーキテクチャでは、ベースバンドプロセッサとアプリケーションプロセッサ、ビデオ/グラフィックスプロセッサを1個のチップにまとめている。ハードウエアの製造コストが下がるとともに、消費電力が低くなる。さらに、外付けのメモリー(フラッシュ・メモリーとRAM)が半分に減る。メモリーコストが低下する。

また従来のベースバンドプロセッサでは、DSPコアが通信処理のレイヤー1だけを担当していた。通信処理とアプリケーション処理がきれいには分かれておらず、ソフトウエア開発の手間がかかっていた。MXCアーキテクチャでは、DSPコアがレイヤー1からレイヤー3までの通信処理をすべて担当した。通信処理とアプリケーション処理が明確に分離されるので、ソフトウエア開発が容易になる。

既存の携帯電話機におけるハードウエア構成。ベースバンドプロセッサとアプリケーションプロセッサ、ビデオ/グラフィックスプロセッサで構成する。ベースバンドプロセッサとアプリケーションプロセッサはそれぞれ、外付けのメモリーを必要とする。

従来のアーキテクチャとMXCアーキテクチャ。上の左右二つは、従来のアーキテクチャの例。ベースバンドプロセッサのDSPコアが通信処理のレイヤー1だけを担当していた。下はMXCアーキテクチャ。DSPコアがレイヤー1からレイヤー3までの処理をすべて担う。

MXCアーキテクチャにおけるソフトウエアの枠組み。左が通信処理、右がアプリケーション処理ときれいに分かれている

続いて今回開発したプロセッサ「MXC91231」を含む、MXCアーキテクチャに基づく携帯電話機のハードウエア構成を示す。既存のアーキテクチャに比べ、搭載するLSIチップの数が減っている。半導体チップのコストが全体で約35%減少すると、Freescaleは主張する。

MXCアーキテクチャに基づく携帯電話機のハードウエア構成。Freescaleは「MXC91231」に「PA Module」、「XCVR」、「Power/Audio Managemment」を加えたチップセットを供給する。価格は公表していない。すでにMotorolaがチップセットを評価中である。ニュースリリースによると、2005年末までにチップセットの量産を始める。チップセットを搭載した携帯電話機は、2006年の早い時期に出荷されるとしている。また将来は、チップセットを1個のパッケージに封止して提供する計画である。

次に「MXC91231」のブロック図と、アーキテクチャ、プロセッサ各部の詳細と性能を示す。アーキテクチャではアプリケーションプロセッサコアに2次キャッシュが載る、イメージ/グラフィックス処理ユニット(IPU)がアプリケーションプロセッサとは独立に動く、クロスバースイッチで各部を相互接続する、といった特徴がある。

「MXC91231」のブロック図。左側がDSPコア(「SC140e」)、右側がアプリケーションプロセッサコア(「ARM1136JF-S」)。

「MXC91231」のアーキテクチャ。左側がベースバンドプロセッサ、右側がアプリケーションプロセッサ。右上にあるイメージプロセッシングユニット(IPU)はアプリケーションプロセッサコアとは独立に動く。なおアプリケーションプロセッサのクロスバースイッチ(X-BAR)とARM11 Platformの間には双方向の矢印が入るはずなのだが、本図では付け忘れているようだ。

「MXC91231」を構成するサブシステムの詳細と性能。

「MXC91231」のベースバンドプロセッサとアプリケーションプロセッサの諸元。ベースバンドプロセッサの最大動作周波数は208MHz、アプリケーションプロセッサの最大動作周波数は532MHzである。

性能向上と消費電力低減の工夫

アプリケーションプロセッサコアに2次キャッシュを載せたのは、性能を高めて十分なアプリケーション処理能力を確保するためである。MIPS値で20%~70%の性能向上が見込めるとしている。

アプリケーションプロセッサにおける2次キャッシュ搭載の効果。

2次キャッシュの有無による性能の違い。黄緑色のプロットは2次キャッシュなし、黄色のプロットは2次キャッシュあり。横軸は命令キャッシュ(1次キャッシュ)のヒット率、縦軸はMIPS値である。白い点線で囲んだ部分は通常の動作領域。

アプリケーションプロセッサのメモリーアーキテクチャ。1次キャッシュと2次キャッシュ間のデータ転送速度(1000~3200Mバイト/秒)と、外部メモリーインタフェースのデータ転送速度(100~330Mバイト/秒)にはちょうど10倍の違いがある。メモリー階層設計の基本に則った、バランスの良い配分を考えていると分かる。

続いてイメージプロセッシングユニット(IPU)の詳細を示す。アプリケーションプロセッサコアと独立に動かすことで、アプリケーションプロセッサの負荷を減らすとともに、消費電力を下げることをねらっている。また待機時消費電力を抑えるため、シリコン製造プロセスや回路構成などを工夫した。必要のない限り、アプリケーションプロセッサを動かさない仕様になっている。

イメージプロセッシングユニット(IPU)の詳細。カメラで撮影した画像はアプリケーションプロセッサコアを通さずに、ディスプレイに表示したり、外部メモリーに転送したりできる。

消費電力を抑える工夫。製造プロセスでは、しきい電圧を二通り設定する、ウエルのバイアス電圧を動的に制御など工夫がある。回路では低消費電力モードを備える、電源電圧と動作周波数を動的に制御するなどの手法を用意している。

「MXC91231」の消費電力仕様。アプリケーションを動かさない限り、アプリケーションプロセッサ(AP)は待機状態になっている。ベースバンドプロセッサ(BP)だけが動く。



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