【レポート】

IDF Spring 2005 - Napa Platformの詳細

引き続いては、モバイル向けのNapa Platformについてご紹介したい。基調講演では殆ど詳細に触れられなかったNapa Platformだが、その後のMobile Briefingで色々こまかな話が出てきたので、これをまとめてご説明したい(Photo00)。

Photo00:Napa Platformの動作サンプル。これはFirst Siliconを使ったデバッグ用ボードなのでヒートシンクが巨大だが、量産品はもっと小さくなる、と強調していた。

Napa Platformについての多少の詳細

Intel初のデュアルコア製品となるNapa Platformだが、具体的にはYonah(CPU)/Calistoga(Chipset)/Golan(Wireless LAN)から構成されるのは前回のIDFレポートでも明確にされた通りだ(Photo01)。2006年の投入を目指すこのNapa Platformであるが、今回明らかにされたのは、

  • Yonahに関する幾つかの詳細(Intel Digital Media Boost/Intel Dynamic Power Coordination)
  • CaristogaとGolanに関する多少の詳細

といったところだ(Photo02)。そのYonahに関してであるが、Intel Digital Media Boostと名づけられた今回の改良では、

  • SSE/SSE2 MicroOps Fusuion
  • SSE Decoder Throughput Improvement
  • SSE3
  • Floating Point Performance Enhancement

の4つが挙げられている(Photo03)。このうちSSE3の採用に関してはそれほど驚くべき事ではないし、難しくも無い話だ。またFloating Point Performance Enhancementについても、全てのFPU命令を高速化したという話ではなさそうで、おそらく幾つかの命令が高速化されたというレベルに留まる模様だ。また、SSE Decoder Throughput Improvementについても、(なにしろ元のBanias/Dothanの詳細が明らかになっていないから比較しようが無いのだが、このあたりがPentium IIIと同等であると仮定すれば)元々Complex Decoderで処理をしていたSSE命令をSimple Decoderでハンドリングできるように改善した、という事だろう。

問題は、SSE/SSE2のMicroOps Fusionである。以前この辺で説明した通り、本来のMicroOps Fusionはロード命令と演算命令が一緒になっている場合、これを分けずにデコード/スケジュールするというものだが、そもそもSSE/SSE2命令の場合、ロードと組み合わせて処理することはまず無い。というのは、SSE/SSE2命令はレジスタ演算しかサポートしていないためで、しかもわざわざSSE専用レジスタまで用意してあるほどだから、普通はFusionすべきロード処理が発生しない。考えられるのは、SSE命令前後にあるSSEレジスタへのアクセスも一緒に取り扱うという事だが、これをデコーダで解釈するのはすごく面倒そうに見える。詳細については現状に何も語ってくれなかったが、どんな仕組みでどれほどの効果があるのか非常に興味深いものがある。

Digital Media Boostよりも、もう少し詳細が語られたのが、Intel Dynamic Power Coordinationである(Photo04)。デュアルコアの場合、2つのCPUの動作モードが必ずしも同一とは限らない。プロセッサの状態はC0(Running)/C1(Halt)/C2(Sleep)/C3(Deep Sleep)/C4(Deeper Sleep)として定義されているが、例えば片方がC0、もう片方がC2なんて事もあるわけだ。ただ、両方のコアがC0~C2の範囲にある間はさして問題ない。問題はC3/C4で、従来のIntelのインプリメントではC3/C4では供給する電圧自体も下げる仕組みになっていた。ところがデュアルコアの場合、コアの半分だけに供給するなんて事は出来ない(まるっきり不可能ではないのだが、そのくらいならコアを分けたほうが早いだろう)ので、例えば片方のコアがC0、もう片方がC3なんていう場合に電圧を下げられてしまうと、稼動中のコアの動作に支障をきたす。そのため、各々のコアのC-Stateと、プロセッサ全体のSleep Stateを分け、このプロセッサ全体のSleep Stateを別に管理するという仕組みを取り入れた訳だ。

これにより、両方のコアがC3/C4 Stateに入る時だけ電圧が落ちるが、それ以外は電圧を落とさない様にしているという形で制御が行われるようになった。また温度管理については、Digital Temperature SensingやSoftware Thermal Controlが新たに追加された(Photo05)。ちなみにGolanに関しては、実際にサンプルが基調講演で示された(Photo06)。

ちなみにそのNapa Platformであるが、TDPに関しては現行のSonoma Platformと同一の枠、つまり27W以内に収まる事を想定しているという。また、現在のUltra Low Voltage品に相当する製品も予定があるほか、更に省電力のCPU(TDPが5W以下)に関しても取り組んでいるという。

ただこの5W以下のものがNapaのバリエーションの中に含まれるという訳ではないようだ。ちなみにNapa Platformでのバッテリ寿命は、Sonomaより長くなるのではないかという見通しが語られた(Photo07)が、これはYonahの平均消費電力が下がるというよりは、周辺回路やパネルなどシステムを構成するコンポーネント全体が進化することと、省電力制御技術がより進化することで成し遂げられると見ているようだ。

またEM64Tに関しては、それを搭載する/しないを含めて基本的にはノーコメントであった。もっとも、「3ヵ月後に答えるよ」(Mooly Eden氏)なんて返事が返ってくるところを見ると、やりたい(というか、やらないといけない)けれど今すぐにはやれないので(最初のYonahはEM64Tに未対応の設計になっている?)、現在は「いつからEnableにできるかのリサーチ中」というのが正直な所ではないかと思う。というのは、PrescottコアはRapid Execution Engineを32bit幅に拡張し、これを使って64bit演算をするという仕組みでEM64Tを提供しているが、Pentium MはこのRapid Execution Engineを搭載していないから、

  • 32bit幅のままEM64Tを実行すると、処理速度が半分に落ちる
  • 演算器を全て64bit幅に増やすと、設計のやり直しになってしまう

というあたりなのではないだろうか? このあたりを如何するか、現在検討中でまだ結果が出ない、という感じなのではないかと思う。

Photo01:Calistogaが"Enhanced integrated graphics"といい始めたあたりがちょっと新しい。

Photo02:まずCalistogaでは"Small Form Factor GMCH"ということで、省スペースパッケージのGMCHが用意されることになるようだ。また、Golanについては従来より更に小型化されるほか(これは後述)、Cisco互換のセキュリティ拡張が追加される。ちなみに"latest IEEE 802.11 standard"がどこまで含むかいまいち明確ではないのだが、802.11nを含む予定なのだろうか?

Photo3

Photo04:このあたりの制御はEnhanced SpeedStepを拡張するかたちで行われると言うわけだ。

Photo05:この辺の説明は軽く流して終わりだったが、文面から察するに従来のサーマルダイオードベースの温度センサーに加え、A/DコンバータもCPU側に搭載する形で温度情報をCPUから取得可能になっており、ソフトウェア側で温度制御(というか、温度に連動させての電圧/周波数制御)が可能になったとみなすのが正しそうだ。

Photo06:左が現行の製品(恐らくIntel PRO/Wireless 2915ABG)で、右がGolan。赤く囲った部分がシールドすべきRF回路の領域と思われる。

微妙なDigital Home Groupのポジショニング

ところで話は変わるが、今年1月17日にIntelは大幅な組織改変を行った結果、PCに関しては3つの組織が製品を供給することになった。まずはPat Gelsinger氏とAbhi Talwalkar氏率いるDigital Enterprise Groupで、ここはItanium/Xeonの他、Pentium 4やPentium Dの生産と販売に責任を持っている。

次がSean Maloney氏とDadi Perlmutter氏率いるMobility Groupで、ここはPentium Mの生産と販売に責任を持っている。最後がDon MacDonald氏率いるDigital Home Groupで、ここはDigital Enterprise GroupとMobility GroupからCPUやチップセットの供給を受け、販売に責任を持つという仕組みになっている。Digital Enterprise Groupは旧Desktop Groupを、Mobility Groupはやはり旧Mobility Groupをそのまま引き継いでいるのに対し、Digital Home Groupは全く新規に設立されたグループで、ある意味では縛りが少ないとも言える。この結果、両グループともにNapa Platformを使ったコンセプトモデルを今回示したが、図らずしも方向性の違いが明確に見えやすいものになった。

Movbility Groupは"On-the-Go Entertainment Concept PC"を前面に打ち出し(Photo07、Photo08)、あくまでMobility性に優れたマシンがNapaで実現できることを示した(Photo09、Photo10)のに対し、Digital Home GroupはNapa Platformを使った薄型デスクトップ(Photo11)とか超小型PC(Photo12)を展示するなど、従来Pentium 4で無理やり作っていたSFFをNapa(というかPentium M)で構成してゆく方向性を示しているのが斬新である(Photo13,14)。

このDigital Home Groupがリテールマーケットにも製品を流してくれるのであれば、自作マーケットでPentium Mの利用も本格的になる事が期待できるわけだが、先にも書いたとおりDigital Home Groupは全くの新設グループで、各国の従来の組織も基本的にはDigital Enterprise GroupないしMobility Groupに引き継がれる事になるようなので、今しばらくは従来と大きく変わることがないだろうと見られている。このあたりが本格的に変わってくるのはやはり来年以降ということだろうか? まぁ、PCメーカーの今年の秋・冬モデルあたりには多少影響がありそうで、どんな方向性になるのかちょっと期待したいところだ。

Photo07:基調講演でConcept PCを示すSean Maloney。ただ講演の内容はというと、前職(Intel Communication Groupのdirector)を引きずっているのか、半分以上がCommunication絡みだったりしたのだが。

Photo08:Baniasの開発プロジェクトリーダーからMobileのMarketingを経て、Intel Mobility GroupのVice President兼Mobility Platform GroupのGeneral ManagerとなったMooly Eden氏。好物は桜の花と寿司としゃぶしゃぶと日本酒で、全部揃えてくれたら何でも喋ると豪語していた(笑)。IDF 2005 Japanでも来日するそうなので、とりあえず寿司と日本酒はもってゆくことにしよう。このアングルで見れば、内蔵バッテリだけで動作する事が判る。

Photo09:その"On-the-Go Entertainment Concept PC"。液晶の上にある2つの黒い穴がステレオマイクロフォン、上に突き出している小さな黒い四角いものは、収納式のCCDカメラ。液晶の左右のものは、タッチパネル式の操作ボタン。また液晶パネルはそのままパネルスピーカとなっている。ちなみにGPSも内蔵だそうだ。

Photo10:背面のふくらみは取り外し可能な光学ドライブ。ここで光学ドライブの代わりにTVチューナーなどを装着することも可能だという。

Photo11:薄型PCコンセプト。この厚みはPentium 4ではさすがに無理である。

Photo12:Sleek(なめらかな/つやのある/こぎれいな/めかした/etc...)という形容詞がコンセプト名というのもどういうものだろう? という気もするが。このプレゼンテーションだと大きさがよく判りにくい。

Photo13:薄型PCの動作サンプル。フロントパネル部にスロット式光学ドライブとExpressカードスロットを持つ。

Photo14:基調講演でSleek Concept PCを手に持つDon MacDonald氏。本当に小さいことが判る。というか、Mac Mini?(笑)

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