Gordon Moore氏が1965年に提唱した「ムーアの法則」。「半導体の集積密度がおよそ18か月で倍増する」という経験則である。同法則に従って微細化すると、トランジスタは高速になり、小型化してコストも低下、消費電力も低くなる。

ところが、ここ最近、"より小さく、より速く、より経済的"というバランスが崩れてきている。例えばリーク電流。発熱や消費電力の増加という問題を引き起こし、微細化してもそれだけの性能の向上が得られない要因になっている。また、現在のようにゲート絶縁膜が原子数個分の厚さになると、わずか原子1個分のばらつきですら全体に大きな影響を及ぼす。対策は講じられているが、微細化が進むほどに、研究・開発、設備投資などのコストは急激な上昇を示すことになる。このままではスケールダウンが可能ても、予算の枠に収まらない。

そこでIEDM 2004では「CMOSスケーリングの終止符は……物理、それともコスト?」と題したパネルセッションが設けられた。パネラーは、プロセッサ、メモリー、家電などのメーカー、ファウンドリ、大学など、幅広い分野から選ばれた。

パネルセッションは討論形式ではなく、それぞれが意見を述べる形で行われた。質問に素直に答えれば、CMOSスケーリングを止めるのは「微細化の限界」か、それとも「コストの壁」かという選択になる。だが、もちろんパネラーの意見はそのどちらでもない。

それをはっきりと口にしたのがIntelのMark Bohr氏である。いきなり質問を「終止符を避けるために、CMOSのスケーリングをどのように変化させるべきか?」に言い換えてしまう反則技。

同氏は、トランジスタ数の増加、動作周波数の伸び、リーク電流やプロセッサの消費電力の変化を示すグラフを提示。これら4つのグラフにピースマークをかぶせる。その表情は、今後も伸びが期待できるトランジスタ数や動作周波数は"笑顔"。だが、残る二つに関しては"むっつり"、そして"泣き顔"である。つまり、電力効率が良くない。そこで、動作周波数の伸びを抑える。すると、動作周波数のグラフは、笑い顔からふつうの顔になってしまうが、4つのグラフから泣き顔は消える。

「電力の制約という点ではすでに変曲点を迎えているが、一歩下がって、バランスを考えれば予算枠の中でスケーリングを進められる」と主張する。現状に置き換えれば、プロセス縮小とともにデュアル/マルチコアを導入すると、同じ電力枠で、効率よくプロセッサの性能を伸ばすことができる。「終止符という言葉はまだ必要ないというのが我々の見方である。現時点で、ゲート長5nmまで、つまり2018年頃まで進み続ける見通しが立っている」とBohr氏。

NECの福間雅夫氏は、コストという見方を加えて説明した。同社のシステムデバイス研究所では、2003年12月に5nmサイズのトランジスタの動作に成功しており、動作原理上では5nmという大きさを微細化の限界と考えている。この点ではBohr氏の意見を裏付ける。

ところが、コストという制約を設けると話が変わってくる。コストを一定に保った場合、45nmまでは世代が上がる度に、安定した動作周波数の向上が期待できる。ところが、その効果は次第に薄れ、32nm以下になると同じコストでは性能が上げられず、逆に衰えが予想される。コストを意識すれば、従来型のスケーリングでは、32nmで境界線を超える可能性がある。

PhilipsのRobert Payne氏は、年間成長率が41～59%のムーアの法則に対して、設計生産性が20～25%にとどまっている点に触れた。特に製品が複雑化する中で、ハードウエア以上に、ソフトウエアの設計生産性の伸びが悪化している。解決策としてCE Linuxの採用を挙げるが、設定生産性のギャップは短期的にもCMOSスケーリングに影響を及ぼしているという。

このように現状では"コストの壁"を意識する発言が目立つ。だが、UCサンディエゴ校のYuan Taur氏が「コストの制約が物理的な限界を変化させる訳ではない」と述べる通り、コストは"壁"であっても、"限界"ではないという意見が多数。

IMECのGilbert DeClerck氏は「研究・開発、そして製造はコストの共有が可能である」と指摘。「新たなリサーチモデルの確立こそが急務である」と述べ、大量生産で利益を上げられるモデル作りの必要性を訴える。この点では、TSMCのShang-Ti Chang氏も同意見で、「コストを克服するような成長があれば状況は変わる」と、CMOSスケーリングに沿ったエコノミーがコストのカベを壊すという見方を示す。