米Intelは14日、国際電子デバイス会議(IEDM)2004のテクニカルセッションで、リーク削減に関する回路技術と今後の方針について発表した。講演者は米Intel Labs Circuit ResearchのShekhar Borkar氏である。

トランジスタのサブスレッショルドリークがプロセスの微細化に伴って増大し、重大な課題となっていることは良く知られている。今回の発表の資料によると、90nm世代から2世代先の45nm世代に至るとき、ムーアの法則を維持するスピードでチップのトランジスタ数が増えた時には、10倍程度サブスレッショルドリークが増えてしまうようだ。このような非現実的な状況に至らないために、プロセステクノロジ、回路技術、およびマイクロアーキテクチャが協力してこの問題を解決しなければならないと述べる。

まず、サブスレッショルドリークを発生させない方法である。これには、良く知られたDual Vtの手法が対応できるという。Dual Vtとは、チップに搭載するトランジスタのスレッショルド電圧を2種類設ける手法である。高いVtを用いた場合は、リークが少ないが、スピードが遅い。低いVtを用いた場合は、スピードが速いがリークが多くなる。では、どのように最適化できるのだろうか。ここでは、最大のパフォーマンスを達成しつつ、リークを最小限に留めるという最適化方針を採っている。チップのトランジスタのすべてをリークが少なく低速なHigh Vtトランジスタで作った状態から、適切に一部のトランジスタを高速なLow Vtトランジスタで置き換えていき、すべてをLow Vtで構成した時の最大のパフォーマンスを発揮するまで置き換えを進めていく。そして、High VtとLow Vtの電圧の間隔も最適化すると、チップ全体のトランジスタ(幅)のうち、35%程度のトランジスタ(幅)に高速トランジスタを使うことで、リークを最大60%削減できるという。

次に、サブスレッショルドリークをコントロールする方法が説明された。一つは基板バイアスの方法である。Intelでは以前より基板バイアス関連の技術を開発、発表してきている。しかし今回の発表では、基板バイアス技術についてややマイナスの評価も見られた。まず、基板バイアス技術とは、トランジスタの基板端子に対して、バイアス電圧を付与する手法を指している。キャリアが流れにくい方向にバイアスをかけることをReverse Body Bias(RBB)と呼ぶ。一般に、オフリーク電流を減らすためには、RBBを導入することが有効といわれてきた。ここでRBBの程度には最適値がある。RBBを増やしていくと、サブスレッショルドリークは減少するものの、接合リークが増えてくるという。従って、最適なRBBの値が存在する。RBBを最適な値に設定することで、接合リークを増やさずに、サブスレッショルドリークを減らすことができる。しかし、プロセスが微細化してくると、このRBBの手法はあまり有効ではなくなってくるという。ゲート長が短くなり、スレッショルド電圧が低くなってくると、それまでは10倍程度のオフリーク電流削減の効果があったところが、せいぜい数倍の効果しかなくなってしまうという。つまり、今後のプロセスのスケーリングが進んでいく中で、あまりその手法に期待できなくなってくるだろうという。

一方、今回の発表で力を入れていたのがスタックエフェクト、スタックフォーシングと呼ぶ手法である。これはシンプルに、トランジスタを2つ、あるいはそれ以上、直列につないで使うと、一つのトランジスタよりもサブスレッショルドリークが減少するというもの。ゲート電極には同じ電圧が与えられているので、つながれた一連のトランジスタの全体があたかも一つのトランジスタであるようにみなすことができる。トランジスタを直列につなぐことで、パフォーマンスの低下が起こるものの、サブスレッショルドリークは削減される。Intelの検証によると、サブスレッショルドリークが多いほど、またスレッショルド電圧が低いほど、その効果は高いという。つまり、スケーリングが進むにつれて、スタックエフェクトはその効果を増していく傾向にある。この手法はパフォーマンスを低下させるものの、サブスレッショルドリークを効果的に減少させることができる。プロセスに影響を与えずに複数のスレッショルド電圧のトランジスタを扱っていることに類似しており、適切に利用することで回路設計者に省電力設計について有力な自由度を与えるとしている。

そしてスリープトランジスタである。こちらは65nmプロセスで試作したSRAMに実装されていると発表されている。一時的に使っていない回路ブロックへの給電を遮断する働きをする。こちらも適切に利用することで、大幅に電力消費を削減できる。

発表の最後にはIntelの提唱するパラレリズム、スループット重視のデザインが電力効率の向上に適していることを改めて強調した。Vdd=1、Freq=1、Throughput=1、ActivePower=1、SD Leakage=1とした単位ロジックブロックがあった時、これを並列にして、Vdd=0.7、Freq=0.7、SD Leakage=0.7、ActivePower=0.7として、なおThroughput=1.4にできるという。つまり、単位ロジックブロックのパフォーマンスを30%程度落とす代わりに、これを並列に実装することで、全体としては1.4倍のスループットが得られ、かつ消費電力は30%下げられるというのである。このことが、同社がパラレリズムを推進する理由だとまとめた。

スタックフォーシングは省電力のための手法として興味を引かれた。シンプルな手法ながら、トランジスタの物性を直接プロセスで操作することなく、回路設計の上でリークとパフォーマンスをコントロールできるからだ。スピードの必要ない回路ブロックには遅くリークの少ないトランジスタを使うことが適しているが、ここで、プロセスレベルで遅いトランジスタを作りこむのはコストがかかり難しい場合もあるだろう。しかし、スタックフォーシングを使えば、プロセスを変更せずに類似のことを回路レベルで行うことができる。とくに微細化が進むにつれてトランジスタは余り気味である。従って余ったトランジスタはリークの削減のために使うことも有効と言えるかもしれない。

今回の発表はIEDMの招待講演であり、会場となったホテルの広いボールルームがほぼ満席の状態だった。発表の結論としては、プロセス技術者、回路技術者、およびマイクロアーキテクトが協力してトータルのシステムを最適化しなければならないということで、技術者層の垣根を越えていく必要があると主張している。