【レポート】

IDF Fall 2004 - 65nm Process Technology

1 90nmプロセスにおけるリークに関して

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IDFの開催に先立つ8月30日、Intelは65nmプロセスを利用した70Mbit SDRAMの製造に成功した事をアナウンスした。Intelの場合、新プロセスの開発のたびにSRAMの製造を行ってその成果をアピールするのが常である。90nmの場合、2002年3月に発表があったから、90nm→65nmの移行には2年半ほど掛かっている事になる。また、90nmの場合は実際に製品が安定して出荷が始まったのは実質2004年初頭だから、SRAMの製造アナウンスから1年9ヶ月ほど掛かっている計算になり、同じ数字を65nmに当てはめると65nm製品が安定出荷されるのは2006年5月ということになる。まぁこの計算が正しいかどうかは微妙(特に90nmの場合、量産を一度中断したりしているので、余分に時間が掛かっている)なところではあるが、2005年中の出荷が可能かというとちょっと微妙なところだろう。もっとも、初日のPaul Otellini社長の基調講演の中で、全てのセグメントでデュアルコアプロセッサを出荷予定であることが示され(Photo01)、一方MobileのデュアルコアプロセッサであるYonahが65nmプロセスを使うことはコチラでレポートした通りだから、少なくともモバイル向けには2005年中に65nmプロセスの製品が出荷されなければ公約を(またもや)守れない事になってしまう(*1)。従って、本格的な量産に入るのは2006年からだが、おそらくはモバイル向けが先行する形で2005年中に65nmプロセスを使っての量産に入るのは間違いないと思われる。

Photo01:Otellini社長の基調講演より。ここでサーバー向けのItanium2やMobile向けのYonahは詳細が明らかにされたがデスクトップ向けプロセッサが謎のまま...という話は今回は直接関係ないので省略する。

90nmプロセスにおけるリークに関して

さて、65nmプロセスの話に移る前に、まず既存の90nmプロセスに関する情報を少しまとめておきたい。トランジスタのリーク電流という話は頻繁に出てくるが、「どこからどこへのリークか」が実は明確になっていない。まず最初に問題になるのはSub-threshold Leakage、つまりスイッチがオフの状態でもソース→ドレインに電流が流れてしまう現象である(Photo02)。このSub-threshold Leakage、プロセスの微細化に伴って極端に大きくなってきている。例えば30℃におけるそれぞれのLeakageを比較すると、0.25μmで1nA/μm、0.18μmでも5nA/μm程度なのが、130nmでは20nA/μm強に、90nmでは100nA/μmを超えている。ちなみに65nmでは700nA/μmに近く、なるほど無視できないほどに大きな数字になっていることが判る(Photo03)。この結果、このSub-threshold Leakageに起因する無駄な消費電力はうなぎのぼりになっている(Photo04)。

これに関係して、ゲート酸化膜の薄さが限界に達していることもリーク電流の問題に関係する。90nmプロセスにおけるゲート部の絶縁層(SiO2)の厚さは1.2nm、原子5つ分の厚みでしかない。この厚みが大きいと、トランジスタの動作速度が遅くなるという欠点があるため、これまでは薄くすることが最大の目標だった訳だが、流石にここまで薄くなると今度はゲートからの漏れ電流(Gate Leakage)と呼ばれる新たな漏れ電流源が出現する(というか、薄型化によってGate Leakageが無視できない領域に達してしまった)。これに対し、今後はHigh-K(高誘電率)材料によって、Gate Leakageを抑える事を想定しているという(Photo05)。

このThreshold LeakageとGate Leakageが、今後のプロセスではより無視できないものになってゆくことになるわけで、消費電力を抑えることで単位面積あたりの電力消費量を現在の90nmプロセスと同等に抑えてゆく、というのが長期的な目標になっているようだ(Photo06)。そのための方法として、例えば90nm世代ではDual Vt(高速用と低速用で別々のスレッショルド電圧を設定したトランジスタを用意する方法。高速用は低スレッショルド電圧になるので高速動作するが、リークが多い。一方低速用には高スレッショルド電圧となり、動作速度はおそくなるがリークが減る)やStrained Siliconなどが導入されたわけだが、ちょっと面白いのは90nm世代でBody Biasが利用可能になっていることだ(Photo07)。Body Biasとは、待機中のトランジスタに逆電圧を掛ける仕組みである。こうすると、リーク電流とは逆方向に電流が流れようとするから、ある程度リークを相殺してくれるという仕組みである(Photo08)。

原理は簡単なのだが、これまで利用されなかったのは、製造プロセス自体が複雑になることと、場合によっては回路の変更が必要になるからである。例えばSpeedStepを使うと、周波数に応じてVcoreも変化する。そうなると、本来ならばBody Bias電圧もこれに応じて変化させないと一定の効率は保てないし、もっと言ってしまえばトランジスタの特性は完全に一意に決まるわけではないから、リーク電流をダイナミックに測定しながらBody Biasを変化させるようなフィードバック回路を設けるのが一番効果的ということになる。ところがこんな回路を設けるとトランジスタの数は大きく増えてしまうことになるし、回路にも手を入れなければいけないことになる。これは残りの2つにも言える。Stack Effectを採用するとトランジスタの数がきっちり倍増するから、プロセスの微細化によって得た面積縮小分を全部使い切ってしまうことになるし、Sleep TransistorではLogic Blockのメカニズムの実装がえらく大変なことになる。従ってこれらのテクニックを使う場合は、あらかじめ回路設計の段階でそれに配慮しておくのが普通である。ところがIDF Spring 2003でIntelが90nm Processの紹介をした時に、Body Biasの話はおくびにも出さなかった。IntelがBody Biasの話を出したのは今年のISSCC 2004でのであり、少なくとも当初のプロセスに関してはBody Biasは未使用だったと考えて差し支えないだろう。このBody Biasに関して聞いたところ、「Body Biasはあくまでもプロセスのオプションであって、設計には一切影響しない」という返事が返って来た。これの意味するところは、このBody Biasオプションは、ISSCCで発表されたSwapped Body Biasの可能性が高いということだ。こうなると、例えばPrescottの場合あるステッピングからBody Biasを使って消費電力を下げるなんて技が可能という事である(現実にこれを今やっているか、というとちょっと微妙なところ。少なくとも現行のD0-Steppingは殆ど消費電力が変わらないところから見てもまず使っていないだろう。可能性があるとすれば、E0-Steppingからではないだろうか?)。

その他の「90nmプロセスでも実施できる省電力手法」として紹介されたものには、Active Power Reduction(Pentium MのAggressive Clock Gatingもこの一種)、Memory Latencyの削減(大容量キャッシュの搭載により、パイプらインストールを最小限に抑えることで、パイプラインが待機中の無駄な消費電力を削減する)、マルチスレッド/マルチコア(処理性能/処理効率を引き上げることで、性能を下げずに動作クロックを下げる事を可能にする。この結果、コア電圧の引き下げが可能になる)、Special Purpose H/W(例えばMPEGのエンコード/デコードはCPUでは無く専用チップに行わせたほうが効率が良く、消費電力も減らすことができる)といった項目が挙げられていた。ただSpecial Purpose H/Wは一歩間違うとx86プロセッサの存在意義を怪しくしかねないし、現在のIntelのマーケティングでは「HyperThreadingがあるから動作クロックを下げられる」のではなく、「HyperThreadingを使うことでより性能が上がる」方向に振っている。動作クロックを下げる、という方向に向かない限り、マルチチップやマルチスレッドが省電力手法として機能することは無いだろう。

Photo02:Sub-threshold Leakage模式図

Phtoo03:グラフの縦軸が対数表示になっていることに注意。

Photo04:130nm世代ですら、トランジスタ全体の消費電力の40%はリークによるもので占められている。"Must stop at 50%"というのは、つまり当初90nmプロセスの消費電力はこれを超えていたという事だ。

Photo05:とはいえ、90nm世代ではこれに関して有効な手が打てていないのは事実。

Photo06:今の90nmプロセスと同等でいいのか? というあたりはちょっと疑問だが、これ以下に落とすのは更に大変なのだろう。

Photo07:なんでMulti-coreが消費電力低下に繋がるのか? というあたりは後述する。

Photo08:Vbn/VbpがBody Bias用の電極。ちなみに、Stack Effectと呼ばれるトランジスタのスタック構造をとる方式や、非動作時には物理的に接続を切る事でリークを根絶するSleep Transistorは更に効果的なリーク削減が可能。

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インデックス

目次
(1) 90nmプロセスにおけるリークに関して
(2) 65nmプロセスの現状

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